Más detalles sobre las superficies de las GPU Chiplet RDNA 3 de AMD a través de una patente: No se debe utilizar ningún troquel de E / S

Más detalles sobre las superficies de las GPU Chiplet RDNA 3 de AMD a través de una patente: No se debe utilizar ningún troquel de E / S

Ha habido mucha especulación con respecto a las GPU RDNA 3 de próxima generación de AMD, que serán las primeras en el mercado en aprovechar un diseño de chiplet en el segmento de GPU para juegos. Una nueva patente de AMD arroja algo de luz adicional sobre lo mismo, al mismo tiempo que va en contra de lo que han estado especulando algunos filtradores bastante conocidos. Lo más importante es que la patente no menciona una matriz de E / S separada., y todos los chiplets individuales serán dados de cálculo con aproximadamente el mismo diseño. Esto significa que lo más probable es que las operaciones de E / S se alojen dentro del chiplet de cálculo primario.

Además, el chiplet de puente activo que conecta las matrices individuales utilizando algunos circuitos de caché integrados no está en la parte superior de la matriz., más bien está debajo de los chiplets, incrustados en el sustrato. El chiplet de puente activo enlaza los distintos chiplets de GPU, ofreciendo una interfaz de memoria unificada externa, lo que permite que los chiplets se comuniquen entre sí y sincronicen las cargas de trabajo. Toda la caché L3 existe en el mismo chiplet puente que se encuentra debajo de los chiplets. Por último, los canales de memoria que conectan la memoria a la GPU existen en cada chiplet pero están controlados solo por el chiplet primario.

Como ya se mencionó al comienzo de la publicación, los tres chiplets serán idénticos, cada uno con el mismo diseño (por razones de producción), pero el controlador de memoria solo estaría habilitado en el maestro o en el dado primario. Cada chiplet tendrá su propio conjunto de canales de memoria, pero lo más probable es que sean controlados por la matriz maestra y conectados a la caché L3 en el puente activo. Esto significa que si un solo chiplet GPU tiene un ancho de bus de 64 bits, dos darán como resultado una GPU con un ancho de bus de 128 bits y tres en 192 bits.

El aspecto más importante (y problemático) de las configuraciones de múltiples GPU ha sido la distribución de la carga de trabajo entre las diferentes GPU y su sincronización de tal manera que conduce a ganancias palpables sobre la configuración de una sola GPU. AMD tiene como objetivo resolver esto con la ayuda del tablero de ajedrez en sus GPU chiplet. Los diferentes chiplets renderizarán grupos de píxeles mutuamente excluyentes (que no tienen píxeles comunes) espacialmente adyacentes entre sí, de forma similar a como SFR (Split Frame Rendering) divide el fotograma en dos o más mitades que luego fueron representadas por las diferentes GPU.

Sin embargo, en este caso, la agrupación será más compleja (con tableros de ajedrez más pequeños), evitando el desgarro de la pantalla y otros problemas relacionados con AA. Cada tablero de ajedrez (grupo de píxeles) se reconocerá como un elemento de trabajo (ola o parte de una ola) enviado a diferentes WGP (unidades de cómputo dual) para procesamiento y renderizado. Además, para hacer la distribución del marco más fina, la geometría de la pantalla se divide a un nivel de malla (cuadrículas o triángulos) además del espacio de la pantalla.

En cuanto a la sincronización entre los distintos chiplets, los procesadores de comando en cada chiplet identifican puntos viables en la tubería y la interrumpen, para que el resto de los chiplets puedan ponerse al día. Esto mantendrá los distintos chiplets en la misma saturación de trabajo, asegurando la sincronización. Otra cosa importante a tener en cuenta es que solo el chiplet primario emitirá ondas a los dados secundarios y se comunicará con la CPU a través del chiplet puente mientras también se sincroniza.

Por último, en términos de configuración de troqueles, es probable que veamos 2 o tres chiplets, ya que ese es el máximo que la tecnología de empaque CoWoS-L de TSMC es capaz de hacer en este momento. Además, la tecnología CoWoS-L también entrará en producción en masa a finales de 2021, justo a tiempo para las GPU Navi 3x.

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