Jerarquía de caché de Intel Sapphire Rapids-SP revelada por referencia filtrada

Jerarquía de caché de Intel Sapphire Rapids-SP revelada por referencia filtrada

La plataforma escalable Intel Xeon de segunda generación proporciona la base para una potente plataforma de centro de datos que crea un salto en agilidad y escalabilidad. Intel Corporation presentó el 2 de abril de 2019 una cartera de herramientas centradas en datos para ayudar a sus clientes a extraer más valor de sus datos. (Crédito: Intel Corporation)

Está previsto que la arquitectura central Golden Cove de Intel se lance con los procesadores híbridos Alder Lake hacia finales de año. Si bien tanto Tiger Lake como Rocket Lake presentaron derivados de Sunny Cove (Willow y Cypress), Golden Cove será una actualización importante con una ganancia de IPC esperada del 20-25% sobre los diseños existentes. Basado en el nodo ESF de 10 nm, impulsará todas las plataformas de próxima generación de Intel, desde Alder Lake hasta Sapphire Rapids. Como ocurre con la mayoría de los diseños de núcleos nuevos, deberíamos ver que las cachés L1 y L2 crecen o al menos se someten a algún tipo de optimización.

La configuración de caché de Golden Cove se filtró hace unos meses a través de un parche de Linux, y aunque la caché de bajo nivel es generalmente idéntica en todas las plataformas, la caché L3 generalmente tiende a ser más grande en las plataformas de servidor y HEDT. Lo mismo parece ser cierto para Sapphire Rapids.

uArch
Golden Cove
Willow Cove
Gracemont
Tremont
Datos L1
48 KiB
/ 12 vías
48 KiB
/ 12 vías
32 KiB
/ 8 vías
32 KiB
/ 8 vías
Inst L1
32 KiB
/ 8 vías
32 KiB
/ 12 vías
64 KiB
/ 8 vías
32 KiB
/ 8 vías
L2
1,25 MiB
/ 10 vías
1,25 MiB
/ 20 vías
2 MiB
/ 16 vías
(por módulo)
1,5-4,5 MiB
/ 12 vías
(por módulo)
L3
12 MiB
/ 12 vías
(3 MiB por núcleo)
12 MiB
/ 12 vías
(3 MiB por núcleo)
12 MiB
/ 12 vías
(3 MiB por módulo)
4 MiB
/ 16 vías

Las cachés de datos e instrucciones de L1 parecen ser idénticas a las de Alder Lake a 48KB y 32KB, respectivamente, pero la caché de L2 es bastante más grande con 2 MB (frente a 1,25 MB en Alder y Tiger Lake). La caché L3 también tiene casi 4 MB por núcleo en Sapphire Rapids, mientras que Alder Lake y Tiger Lake están limitados a 3 MB por núcleo.

Se dice que Sapphire Rapids se basa en un diseño basado en mosaicos (chiplet / MCM), que es una de las razones por las que se ha reforzado la caché de alto nivel. Deberíamos ver 2-4 mosaicos en los diseños de gama alta con un número máximo de núcleos de 56-60 por socket.

Fuente: Benchleaks

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