Detalles sobre las superficies de la arquitectura Future big.LITTLE de AMD a través de patente: matrices separadas para diferentes clústeres de núcleos

Detalles sobre las superficies de la arquitectura Future big.LITTLE de AMD a través de patente: matrices separadas para diferentes clústeres de núcleos

Detalles adicionales sobre el primer diseño big.LITTLE de AMD, también conocido como arquitectura de núcleo heterogéneo o híbrido, han surgido a través de una patente presentada por la empresa. La patente explica el tipo de enfoque que la compañía planea adoptar con su primer procesador de núcleo híbrido, con nombre en código Punto Strix. Ya sabemos por filtraciones anteriores que Strix Point aprovechará Zen 5 como el de alto rendimiento (núcleos grandes) y Zen 4D como los núcleos de bajo consumo (bajo consumo). Los procesadores se basarán en el proceso N3 (3nm) de TSMC y se lanzarán en algún momento entre 2023-24, probablemente con gráficos integrados y una caché L4 compartida entre los dos clústeres centrales.

Como puede ver en la imagen anterior de la patente, los núcleos grandes se ubicarán dentro de un CCX estándar (complejo de núcleos) de ocho núcleos, mientras que los núcleos pequeños usarán un dado separado. Los dos se conectarán utilizando Infinity Fabric y el caché L4. Los dos chiplets contarán con una E / S común y una matriz de controlador de memoria también conectada a través de Fabric. Esto significa que podríamos ver el chiplet Zen 4D fabricado en el proceso N5 (5nm) o 4nm (N4) de TSMC y el chiplet Zen 5 fabricado en el nodo N3 (3nm), con el dado de E / S usando el 7nm o uno más maduro. nodo. La GPU integrada debería usar otro chiplet o se acoplará con el dado de E / S. No se menciona el apilamiento 3D o la tecnología V-Cache, pero considerando la gran cantidad de troqueles involucrados, es muy posible que veamos un troquel de caché separado apilado sobre los grandes núcleos.

El siguiente diagrama de flujo muestra la distribución de la carga de trabajo entre los dos clústeres principales. Parecería que si la métrica de utilización de una tarea excede un cierto umbral, será conferida a los núcleos grandes, de lo contrario manejada por los núcleos pequeños. En el caso del primero, el pequeño núcleo guardará su estado en la caché / memoria y se colocará en un estado inactivo / bloqueado, al igual que SMT lo hace. Sin embargo, será más complejo, considerando que los dos grupos de núcleos están en diferentes matrices.

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